UCIe 4.0 规范发布：芯粒互连转向系统级

UCIe 联盟当地时间 11 月 12 日发布 UCIe 4.0 规范，把这套芯粒（Chiplet）互连标准从「两颗芯粒怎么连」，推进到「多颗芯粒当一个系统来管」。新增的 UCIe.mem 内存链路数据效率上限 93.75%，裸片边缘带宽密度约 2.5TB/s/mm。

速度这次不是重点。UCIe 3.0 已经把单通道速率做到 64GT/s，4.0 沿用这个数字，补的是多芯粒封装里的内存连接、能效、安全和可靠性。按联盟的说法，标准正从定义单颗芯粒如何连接，转向多颗芯粒协同运行需要什么。

内存链路：把 HBM 接进封装里

UCIe.mem 在 SoC 与内存逻辑芯粒之间定义了一条标准化的封装内内存链路，可直接对接现有的 HBM、LPDDR 一类内存技术。做法是复用已有的 UCIe 物理层和适配器，不去另造一套 PHY。

官方给出的口径是数据效率上限 93.75%，裸片边缘带宽密度约 2.5TB/s/mm。前者说的是链路上有效数据占多大比例，后者衡量每毫米芯片边缘能挤出多少带宽。封装边缘就那么点地方，这个数字直接关系到一颗计算芯粒能挂多少内存。

能效上，4.0 提供可选的功耗优化配置，在 64GT/s 速率下能效提升 30% 到 80%。凸点映射也做了改动，覆盖 UCIe-S 的 48GT/s 和 64GT/s 两档，边缘带宽密度再涨约 20%，面积带宽密度涨约 10%。

从「连得上」到「管得住」

多芯粒封装的麻烦在于，芯粒常常来自不同供应商、各干各的活。4.0 增加了芯粒状态可信上报（TRoCs），系统可据此核验每颗芯粒是否按预期运行，也防着状态信息被伪造或篡改。

另有一条双向完整性保护管理通道，管住芯粒之间的管理通信，复位管理同步增强。对异构封装来说，这些机制解决的是拼起来之后怎么确认彼此没跑偏。

汽车方向补了可选错误通知和链路健康监测，把互连完整性和潜在故障暴露给上层，便于纳入整车的功能安全体系。

封装内互连为什么需要标准

一颗芯片能印多大，受光刻掩模版尺寸卡着。想继续堆算力，就得把多颗芯粒拼进一个封装。过去各家互连自己定，封装内的「方言」各不相同，换一家芯粒往往要重做适配。

标准统一之后，计算、I/O、内存芯粒可以按需搭配，同一套封装设计也能复用到不同档位的产品上。这条路线在当下的 AI 硬件里已经很常见：算力芯粒旁边挂几颗 HBM，中间靠封装内互连跑数据。

互连的带宽密度和能效每提高一点，同一个封装里能塞下的算力和内存就多一点。UCIe 从 2022 年的 1.0 起步，2023 年 8 月的 1.1、2024 年 8 月的 2.0、2025 年 8 月的 3.0 依次补上 3D 封装、可管理性和 64GT/s，这次把重心挪到系统层。

规范覆盖 UCIe-S（2D）、UCIe-A（2.5D）和 UCIe 3D 三类封装，与此前所有版本后向兼容。对普通用户来说，这类标准不会出现在商品参数里，它落在另一头：同一代加速卡能配多少内存、封装要不要多堆一层中介层、换代时能不能只换计算芯粒。

信息来源：UCIe 联盟发布声明（据 IT之家、腾讯新闻、新浪财经报道整理）

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